Verilog硬體描述語言(HDL: Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SoC)設計上均扮演著非常重要的角色，是軟硬體工程師在職場上必備的工具。

本課程的特色在於由淺而深、循序漸近的探討Verilog HDL的設計理念，並搭配精彩而簡易的Vivado/Vitis設計範例，實際的在Xilinx FPGA硬體板上徹底的實習數位電路及計算機架構設計。

本課程的最大目標是使學習者能夠快速的入門、快速的活用、具體的學習到Vivado Verilog HDL及晶片的設計技巧，以便增強在職場上的競爭力。

※上課時間 ：歡迎機關團體或個人隨時來電洽詢。

• 本課程教材內容包含五日全部紙本講義、所有提供實習的 Verilog 程式 source code、Digilent Basys3 FPGA 發展實驗板、實習使用的線材及結業證書
• 每日課程時間: 9:00~12:00，13:00~17:00
• 由於 FPGA 發展實驗板供應來源不穩定，本課程將選擇最容易取得的實驗板材機動採購以滿足課程需求，右圖板材內容僅供參考
• Xilinx Vivado/Vitis FPGA 開發展示
• 誠摯的邀請您來參加這場不能錯過的 Verilog 訓練課程